数字电路设计性实验探索与实践:基于CPLD/FPGA的数字电路设计方法变革必要性研究

摘 要： 大规模可编程逻辑器件的应用已经为数字系统的设计带来了极大的灵活性。标准化逻辑设计语言的引入，极大地改变了传统的数字系统设计方法、设计过程和设计观念。作为大学的技术基础教学环节，应做出相应的调整。分别通过组合逻辑和时序逻辑设计实例比较了传统设计方法存在的问题和现代逻辑设计方法的优势。通过对比可以看到，现代逻辑设计技术取代传统的数字系统设计方法而成为数字电路设计的主流，是电子技术发展的必然趋势。

关键词： 数字电路设计； 现代数字逻辑设计方法； 数字电路教学改革； 转换真值表

0 引 言

20世纪90年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过类似软件编程的方式对其硬件结构和工作方式进行重构，从而使硬件设计像软件设计那样方便快捷。这就极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了数字逻辑电路设计技术的迅速发展。本文通过几个设计实例的对比阐述一个道理，随着数字电路中先进设计方法的引入，高等学校中数字电子技术的教学内容必须随之得到改善，使之与技术进步相互适应[1?3]。

数字电路根据逻辑功能的特点，分成两类，一类叫组合逻辑电路（简称组合电路），另一类是时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅取决于该时刻的输入，与电路初态无关。而时序逻辑电路任意时刻的输出不仅取决于当时的输入信号，还取决于电路原来的状态。本文从这两方面就传统手工设计存在的问题进行讨论。

1 组合逻辑设计中传统设计方法与可编程逻辑

设计方法的对比

列真值表，逻辑关系式，逻辑化简是组合逻辑设计的几个重要步骤。但这一经典的组合逻辑设计步骤并不总是必须的。实现特定逻辑功能的逻辑电路也是多种多样的。为了使逻辑电路的设计更简洁，通过各种方法对逻辑表达式进行化简是必要的。组合电路设计就是用最简单的逻辑电路实现给定逻辑表达式。在满足逻辑功能和技术要求基础上，力求电路简单、可靠。实现组合逻辑函数可采用基本门电路，也可采用中、大规模集成电路。

例1：三个人表决一件事情，结果按“少数服从多数”的原则决定这一逻辑问题[4?5]。在“三人表决”问题中，将三个人的意见分别设置为逻辑变量A、B、C，只能有同意或不同意两种意见。将表决结果设置为逻辑函数F，结果也只有“通过”与“不通过”两种情况。

传统的逻辑设计需要由下面的4个步骤完成：

（1） 列真值表

对于逻辑变量A、B、C，设同意为逻辑1，不同意为逻辑0。对于逻辑函数F，设表决通过为逻辑1，不通过为逻辑0。

根据“少数服从多数”的原则，将输入变量不同取值组合与函数值间的对应关系列成表，得到函数的真值表如表1所示。

（2） 列逻辑函数表达式

三人表决器的逻辑表达式为：

[F=ABC+ABC+ABC+ABC] （1）

设N为上式中的逻辑项数，这时，共有逻辑项[N=C23+C33=4]项。

（3） 逻辑化简

三人表决器的逻辑表达式可化简为：

[F=BC+AC+AB]

（4） 画出逻辑电路图如图1所示。

尽管上面的分析看上去没有错误，但上例中的“三人表决器”设计给学生一个误导，好像按照上述的设计步骤就可以进行组合逻辑设计了。可以推导，若表决人数用[p]来表示，逻辑表达式的项数为[Np=k=p2+1pCkp，]其中[Ckp]为逻辑项的组合数。以[p=7]为例，这时表1中的表项为27=128项，式（1）中的逻辑项数N变为[N7=C47+C57+C67+C77=64]。

图1 例1的逻辑图

显然，随着表决者数量的增加，逻辑项数急剧增加，真值表不易绘制，逻辑公式无法手工书写，逻辑化简也非常困难。

多数表决器的逻辑公式由于过多的项数不易采用公式法化简。如果采用卡诺图化简法也会因输入变量过多而导致传统化简方法失效。

标准逻辑设计语言的出现给大规模逻辑设计带来了新的希望。硬件描述语言（HDL）的采用可以使设计者的精力集中于所设计的逻辑本身，不必过多的考虑如何实现这个逻辑以及需要用哪些定型的逻辑模块。这在以往中小规模集成电路逻辑设计与大规模可编程逻辑设计方法上产生了本质的差别。Verilog是一种以文本形式来描述数字系统硬件结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。在此，用Verilog设计一个“七人表决”逻辑，以考察采用现代逻辑设计方法较传统设计方法的优势。

在表决器的设计中，关键是对输入变量中为1的表决结果进行计数，如果把全部的逻辑状态列表分析，势必存在冗余的设计资源。根据多数表决的性质，考虑采用加法逻辑来统计表决结果，之后再判决加法器输出中1的个数即可实现该逻辑。

在“七人表决”逻辑中，不再专注于每个逻辑变量状态的变化，只抓住关键问题多数表决有效，并用条件操作符“？”设计出所需的Verilog行为逻辑，剩下的实现问题交由计算机综合（synthesis）。可以看到，采用标准化的硬件描述语言，能有效地避开以往组合逻辑设计中逐一考察每个输入逻辑状态所带来的逻辑状态分析的爆炸，从而可以用较短的设计时间得到正确的逻辑输出。众所周知，加法器、比较器都是传统的组合逻辑教学内容，但以往的教学中由于采用手工分析方法，很难把这些不同的逻辑设计内容综合考虑进来。笔者认为，现代逻辑设计方法的引入将逐渐转化人们对传统逻辑设计中的关注点，势必引起逻辑设计教学方法的更新。有必要加大逻辑功能综合设计的内容，减少元器件级逻辑单元选型在教学中的比例。

2 时序逻辑设计中传统设计方法与现代可编程

逻辑设计方法的对比

数字电路的另一类设计内容是时序逻辑设计。时序逻辑设计分为同步与异步时序逻辑设计。一般地，同步时序逻辑设计的难度要高于异步时序逻辑。因此，也在时序逻辑电路设计上占有较多的学时。如果在教学改革中仅把可编程逻辑设计作为传统时序逻辑设计内容的补充，不但不能使学生体会到先进的计算机辅助逻辑设计所带来的便捷，还可能使学生按照传统的手工时序逻辑设计步骤去理解可编程时序逻辑，导致时序逻辑设计的复杂化，增加逻辑验证的成本。因此，有必要探讨传统设计方法与现代逻辑设计方法之间的差别。下面根据一个典型的时序逻辑设计来说明。

例2：试设计一个序列编码检测器[6?7]，当检测到输入信号出现110序列时，电路输出1，否则输出0。

这个序列编码检测器如果按照传统的时序设计步骤，将会异常繁琐：

（1） 由给定的逻辑功能建立原始状态图和原始状态表

从给定的逻辑功能可知，电路有一个输入信号A和一个输出信号Y，电路功能是对输入信号A的编码序列进行检测，一旦检测到信号A出现连续编码为110的序列时，输出为1，检测到其他编码序列时，输出为0。

设电路的初始状态为a，如图3中箭头所指。在此状态下，电路输出[Y=0，]这时可能的输入有[A=0]和[A=1]两种情况。当CP脉冲相应边沿到来时，若[A=0，]则是收到0，应保持在状态a不变；若[A=1，]则转向状态[b，]表示电路收到一个1。当在状态[b]时，若输入[A=0，]则表明连续输入编码为10，不是110，则应回到初始状态[a，]重新开始检测；若[A=1，]则进入状态[c，]表示已连续收到两个1。在状态[c]时，若A=0，表明已收到序列编码110，则输出[Y=1，]并进入状态d；若[A=1，]则收到的编码为111，应保持在状态[c]不变，看下一个编码输入是否为[A=0；]由于尚未收到最后的0，故输出仍为0。在状态[d，]若输入[A=0，]则应回到状态[a，]重新开始检测；若[A=1，]电路应转向状态[b，]表示在收到110之后又重新收到一个1，已进入下一轮检测；在[d]状态下，无论[A]为何值，输出[Y]均为0。根据上述分析，可以得出如图3所示的原始状态图和表2所示的原始状态表。

（3） 状态分配

化简后的状态有三个，可以用2位二进制代码组合（00，01，10，11）中的任意三个代码表示，用两个触发器组成电路。观察表3，当输入信号A=1时，有abc的变化顺序，当A=0时，又存在ca的变化。综合两方面考虑，这里采取00011100的变化顺序，会使其中的组合电路相对简单。于是，令a=00，b=01，c=11，得到状态分配后的状态图。

（4） 选择触发器类型

这里选用逻辑功能较强的JK触发器可以得到较简化的组合电路。

（5） 确定激励方程组和输出方程组

用JK触发器设计时序电路时，电路的激励方程需要间接导出。表4所示的JK触发器特性表提供了在不同现态和输入条件下所对应的次态。而在时序电路设计时，状态表已列出现态到次态的转换关系，希望推导出触发器的激励条件。所以需将特性表做适当变换，以给定的状态转换为条件，列出所需求的输入信号，称为激励表。根据表4建立的JK触发器激励表如表5所示。表中的[x]表示其逻辑值与该行的状态转换无关。

从上例可以看到，传统的时序逻辑设计方法尽管可以用来实现时序逻辑的设计，但设计步骤不仅复杂且需要设计者大费周折。可以预见，使用传统的时序逻辑设计方法设计复杂时序电路的难度很大。那么，采用什么方法才能使教学与现代逻辑设计技术接轨呢？

时序电路也被称为有限状态机（FSM）[6，8]，因为它们的功能行为可以用有限的状态个数来表示。在与可编程逻辑设计的对比分析中，这里采用FSM设计这个序列检测器。

根据图3的状态转换图（采用图4中化简的状态转换图亦可），给逻辑状态[a，b，c，d]分别分配以Gray编码（00，01，11，10）。之所以采用Gray编码方法，是可以省掉序列检测中的计数检测。序列检测器的FSM逻辑如图7所示。经仿真验证，符合设计要求。

图7 例2的FSM实现

从上面的对比可以看出，传统时序逻辑设计以人工逻辑分析为基础，现有逻辑器件为基础构件，历经基本逻辑方程转换及最后的状态验证等多个环节，设计周期长，仅适合设计小规模、时序简单的逻辑单元[9]；现代标准逻辑设计语言的设计方法以逻辑状态转换本身为要点，从逻辑门与触发器级逻辑设计上升的行为逻辑设计，更易于用来设计复杂的现代大规模时序逻辑。

3 结 论

现代逻辑设计方法的引入将逐渐转化人们对传统逻辑设计的关注点，大学基础教学中逻辑电路的设计方法也应随着这一技术的引入更新它的内容，改变传统逻辑设计占主导地位的现状。可以预见，大规模可编程逻辑器件的引入将会从根本上改变数字电子技术的教学模式。现代逻辑设计概念的引入，减少手工逻辑设计方法的比重、增加现代数字电路设计方法，注重基本概念的灵活运用都是数字电路教学改革的选题。广泛开展现代逻辑设计方法的研究，势必带来逻辑设计方法教学的变革。对于高等学校的教师来说，做好改革的思想准备已经是刻不容缓的了。

数字电路设计性实验探索与实践:高速数字电路设计中信号完整性分析与研究

摘 要：在高速数字电路的设计过程中，必须确保信号的完整性，因此对信号完整性进行分析和验证十分必要。当下电子产品的更新换代速度极快，完整性设计的重要性也愈加突出，本文将对高速数字电路设计中的信号完整性影响因素进行分析，并在此基础上，针对其主要影响因素，提出几种信号完整性的仿真分析方法。

关键词：高速数字电路；设计；信号完整性；分析

前言：高速数字电路有一个重要的衡量指标，即时钟频率，由于时钟频率不断提升，信号完整性也在不断发生变化，在电路设计过程中，应以信号完整性为导向，在提升时钟频率的同时，做到对信号完整性的实时监测，确保电路运行安全。从影响信号完整性的主要因素着手，探讨信号完整性的分析和验证方法。

一、信号完整性的主要影响因素

（一）反射影响作用

PCB板是高速数字电路设计的关键部分，对电路稳定性和可靠性有重要影响，在PCB板设计过程中，必须处理好信号完整性问题。但是信号完整性有多种影响因素，而且对供电和时序的稳定有直接影响，因此，需要对信号完整性的主要影响因素进行深入分析。传输影响作用是信号完整性的主要影响因素之一，作为高速数字电路的基本组成部分，传输线组是电流的媒介， 信号以电流的形式在传输线组中通过，线组的阻力直接决定着电流的流畅性。因此，传输线组的阻力上升，会直接导致信号完整性下降。当传输线组上的阻力非常大时，会阻碍部分电流通过，导致另一端接受到信号时出现信号失真现象，使信号完整性遭到严重破坏[1]。

（二）串扰影响作用

串扰是信号在网络回路中传输的一种普遍效应，信号经过一个网络到达另一个网络时，有害信号总是具有较快的传输速度，再加上相邻网络传输速度的影响，信号在传输过程中，会产生一个电磁场，其作用是引导信号，在引导过程中，磁场线圈绕磁场旋转。因此，串扰是由静态线和动态线两部分组成的，其各自产生的传输阻力不同，这种差异的存在使网络中传输信号的电流强度不同。在串扰模型中，其中性点位置是绕组电压能够保持正常的主要影响因素，如果中性点位置处于模型中部，则绕组电压速率较高，信号通行能力较强。而中性点位置如果位于模型首部，则会导致电压电流无法通过，出现定子接地异常[2]。

二、信号完整性的仿真分析技术

（一）EDA技术

EDA技术即电路仿真技术，目前在数字电路设计中得到了较为广泛的应用。EDA技术以计算机为基础，通过软件设计方式和仿真测试验证，将硬件设计的操作过程和测试过程转化为软件处理过程，极大的提高了数字电路设计的自动化程度和设计效率。相比于传统设计方式，EDA技术具有许多优点，目前在高速数字电路的信号完整性验证方面也得到了广泛应用。采用EDA技术对高速数字电路完整性进行验证，可以在电路实现以前完成，避免重复设计，保证设计的合理性，提高一次性设计的成功率。

（二）反射仿真分析技术

高速数字电路是数字电子产品设计与开发的重要组成部分，对电路系统的稳定运行有至关重要的影响，而数据完整性分析则是保证高速数字电路合理设计的基础，因此在数字电子产品的设计与开发中占有重要地位。在EDA技术的支持下，可以通过模拟电路实际运行过程中的信号高低问题，为电路设计提供参考，对信号完整性加以测定。反射仿真分析技术的应用关键是建立信号完整性的分析模型，并使验证过程在PCB生产前进行，提前确定信号完整性是否符合要求，对PCB电流进行模拟，建立反射仿真模型，并利用端接技术，改变信号的完整性。这是目前反射仿真分析的主要发展方向，在该模型建立过程中，引入了IBIS模型，驱动端和接受端采用IBIS模型对电路传输信号的完整新进行验证。其中，主要运用的元件是电流阻力线。

（三）串扰仿真分析技术

串扰仿真分析技术在EDA技术的支持下，利用相邻网络的信号串扰作用，建立串扰仿真分析模型，通过模型对信号完整性进行分析和验证。在该类线路仿真设备维护中，经常会出现一个保护屏柜内存在多条传输线路的情况，而且有一部分线路不在系统运行范围内，多以要对工作线路和非工作线路加以区分，并对临近传输线进行隔离。避免传输线路在复杂的工作环境下出现误接线等状况，从而避免设备跳闸和设备误动。串扰仿真分析技术遵循PCB走线规律，对其实际运行线路的走线和与临近传输线路的作用进行信号完整性模拟验证，判断是否存在上述问题。应创新防误闭保护方式，提高设备敏感度，利用电子系统和感应系统提高设备自身的防误闭能力。针对目前使用广泛的接线端子，采用串扰仿真分析技术对其进行模拟测试，并采用防误闭隔离工具在接线端子出进行警示和保护，提高电路运行的安全性。

结束语：总而言之，信号完整性的分析验证是高速数字电路设计中的重要环节，对电路的运行效率和信号传输效果有直接影响。必须采用有效的分析验证手段，针对高速数字电路信号完整性的主要影响因素，对其进行准确验证。本文主要分析了高速数字电路信号完整性的影响因素，包括反射影响作用和串扰影响作用，并针对这些主要影响因素，提出采用EDA技术进行信号完整性分析，通过建立相关模型，在PCB板实现前对信号完整性进行准确验证，保证设计和合理性。

数字电路设计性实验探索与实践:高职院校数字电路设计性实验的探索与实践

论文关键词：高等职业教育 设计性实验 实验教学 创新能力

论文摘要：结合高职院校数字电路实验教学现状，以培养学生的电子设计能力、实践能力与创新能力为目标，对数字电路设计性实验进行了研究，提出了构建实验课程体系、加强实验教师队伍建设、完善实验考核机制等措施，取得了良好的教学效果。

随着高职院校实验教学改革的深人，实验教学已成为高职院校教学工作的重要组成部分。实验教学已从过去单纯的验证性实验逐步深人到综合性、设计性实验，从利用实验来加深对已学理论知识的理解，深人到将实验作为学生学习新知识、新技术、新器件，培养学生实践能力、创新能力的重要目的。

1高职院校实验教学存在的问题

数字电路实验是高职院校电子信息类、机电类专业必修的实践性技术基础课程，对培养学生的综合素质、创新能力具有重要的地位。在传统的实验教学中，数字电路实验教学多以验证性实验为主，并按实验指导书的实验步骤去完成实验，这种实验教学模式禁锢了学生的创新思维，失去了“实验”真正的含义，培养出来的学生实践技能差，无法达到高职教育人才培养的要求.

2开设数字电路设计性实验采取的措施

通过多年来的实验教学改革实践，证明了开设设计性实验有利于巩固课堂所学的理论知识;有利于提高学生电子系统设计能力、综合素质、创新能力[’]。2005年我校电子技术实验教学中心(以下简称中心)以“加强基础训练，培养能力，注重创新”为指导思想，在面向各类专业的数字电路实验教学中，开设了以学生为主、教师为辅的数字电路设计性实验教学，取得了良好的教学效果。

2. 1构建实验教学课程体系

数字电路设计性实验是一种较高层次的实验教学，是结合数字电路课程和其它学科知识进行电路设计，培养学生电子系统设计能力、创新能力的有效途径，具有综合性、创新性及探索性[[4]。数字电路设计性实验是学生根据教师给定的实验任务和实验条件，自行查阅文献、设计方案、电路安装等，激发学生的创新思维。设计性实验的实施过程，如图1所示。

为了提高学生的电子设计能力和创新能力，中心根据高职教育教学特点与规律，构建了基础型、提高型、创新型三个递进层次的数字电路设计性实验课程体系。三个实训模块的内容坚持以“加强基础型设计性实验，培养学生的电子设计能力、创新意识”为主线，由单元电路设计到系统电路设计，循序渐进，三年不断线，为不同基础、不同层次的学生逐步提高电子设计能力、创新能力的空间，如图2所示。

基础型设计性实验是课程中所安排的教学实验，学生在完成了验证性、综合性实验以后，具有了一定的实验技能，结合数字电路的基本原理设计一些比较简单的单元电路，学生按照教师给出的实验要求根据实验室所拥有的仪器设备、元器件，从实验原理来确定实验方法、设计实验电路等，且在规定的实验学时内完成实验。如表1所示。这一阶段主要是让学生熟悉门电路逻辑功能及应用，掌握组合逻辑电路、时序电路的设计方法，培养学生的设计意识、查阅文献等能力。

提高型设计性实验对高职院校来说，可认为是数字电路课程设计。它体现了学生对综合知识的掌握和运用，课题内容是运用多门课程的知识及实验技能来设计比较复杂的系统电路，如表2所示。整个教学过程可分10单元，每个单元为4学时，每小组为一个课题。学生根据教师提供的设计题目确定课题，查阅文献、设计电路、电路仿真、电路安装调试、撰写课程设计报告等，完成从电路设计到制作、成品的全部实践过程。通过这一阶段的训练，学生的软硬件设计能力进一步提高，报告撰写趋于成熟，善于接受新器件，团队协作趋于成熟。

创新型设计性实验主要为理论基础知识扎实、实验技能熟练的优秀学生选做，为“开放式”教学，实验内容主要是结合专业的科研项目、工程实际及全国或省级电子设计竞赛的课题。通过创新型设计性实验，强化学生电子系统设计能力，充分发挥学生的潜能，全面提高学生的电子系统设计能力、创新能力，为参加大学生电子设计竞赛奠定坚实的基础。

数字电路设计性实验课程体系将数字电路基本原理、模拟电路、eda技术等多门课程知识点融合在一起，从单元电路设计到系统电路设计，深化了“系统”概念的意识。在每一轮设计性实验结束后进行总结，开展学生问卷调查，对设计性实验的教学方法、手段等进行全面评估，从而了解设计性实验教学的效果。在实验过程中，实验教师鼓励学生从不同角度去分析，大胆创新，设计不同的方案。

2. 2加强实验教师队伍的建设

近年来，中心依托省级精品课程“数字电路与逻辑设计基础”、省级应用电子技术精品专业建设，合理规划，制定了实验教师队伍培养计划;专业教师定期到企业培训;专职实验教师参加实验教学改革研讨和对新知识、新技术的培训;同时制定优惠政策，吸引企业中具有丰富实践经验的工程师、技师到实训基地担任实验教师tb}，形成一支能培养高素质技能型人才、能跟踪电子信息技术发展、勇于创新并积极承担教学改革项目的专兼职结合的实验教师队伍，实现了实验教师队伍的整体优化。

2. 3开放实验室

为了保证设计性实验教学的有效实施，中心实行时间和内容两方面开放的教学方法。学生除了要完成教学计划内指定实验外，还可以根据自己的专业和兴趣，选择规定以外的实验项目。为了提高设计性实验的教学效果，学校制定了系列激励政策，调动了实验教师及学生的积极性。

2. 4建设创新实训室

为了培养学生的电子设计能力、创新能力，给优秀学生营造良好的自主学习环境，提供展现创新设计的舞台，中心先后投人了30多万元，更新了实验仪器设备，建设了一个软件环境优良、硬件条件先进的创新实训室。该实训室配置了计算机、函数信号发生器、频率计、扫频仪、数字存储示波器、单片机系统设计实验开发系统、打孔机、制版机等仪器设备〔7〕。

2. 5完善实验考核机制

对于数字电路设计性实验的考核，不能仅靠一份实验报告或作品来评定成绩，要关注设计方案的可行性、实验过程中学生的操作能力、创新能力等方面。如以100分计，分别从实验设计方案(20分)、实验方案的实施和完善(40分)、设计的创新性(20分)、实验报告或论文、成品(20分)几个环节来评定学生的实验成绩。为了激励优秀学生，激发创新欲望，中心建立了“创新设计性实验优秀论文、作品评奖制度”，对经专业教师评审选出的优秀论文、创新作品的学生给予表彰、奖励。

3结束语

通过开设数字电路设计性实验教学，不仅加强了学生的电子系统设计能力、制作能力和工程实践的训练，还促进了不同层次学生的实践能力、创新能力、写作能力。教师的专业知识水平、科技创新能力、学术水平也得到了提高。